Dans les coulisses du chemin d'IBM vers Starling : ce que montrent les résultats de correction d'erreurs de novembre 2026, et ce qu'ils ne montrent pas

L'objectif : 200 qubits logiques et 100 millions d'opérations

IBM affirme que le système Starling d'IBM Quantum, prévu pour 2029, exécutera des circuits de 100 millions d'opérations quantiques sur 200 qubits logiques. Un qubit logique est une unité d'information quantique protégée, répartie sur de nombreux qubits physiques, afin que les erreurs puissent être détectées et corrigées plus vite qu'elles ne s'accumulent. Notre guide sur la correction d'erreurs présente les bases.

La conception de Starling repose sur une famille de codes quantiques à contrôle de parité de faible densité (qLDPC), appelés codes bicyclettes bivariés, que des chercheurs d'IBM ont publiés dans Nature en 2024. Leur exemple phare, le code « gross » [[144,12,12]], stocke 12 qubits logiques dans 288 qubits physiques. L'article estime que le code de surface, très répandu, nécessiterait près de 3 000 qubits physiques pour une protection comparable, en supposant un taux d'erreur physique de 0,1 %. En 2025, IBM a décrit comment construire un ordinateur complet à partir de ces codes, l'« architecture bicyclette » : des modules de code, chacun doté d'une unité de traitement logique, reliés par des adaptateurs et alimentés par des usines d'états magiques.

Le problème, c'est le câblage. Dans le schéma d'origine, chaque qubit doit interagir avec six autres, dont certains sont éloignés sur la puce. C'est pourquoi les résultats de novembre 2026 portent sur les coupleurs, les liaisons et la fabrication plutôt que sur le nombre de qubits.

Ce qu'IBM a annoncé le 11 novembre

IBM a publié cette mise à jour en marge de sa Quantum Developer Conference, le même jour que la feuille de route de Nighthawk r3, que nous avons traitée séparément. Le tableau met chaque résultat en regard de l'objectif fixé par IBM pour Starling. Tous les chiffres proviennent d'IBM.

Élément	Résultat annoncé en novembre 2026	Exigence ou statut pour Starling
Qubits physiques (puce Loon)	Temps de cohérence (T1) d'environ 200 µs ; erreur de porte médiane proche de 0,3 %	T1 de l'ordre de la milliseconde ; erreurs de porte dans le bas de la plage de 0,01 %
Meilleures portes sur les puces actuelles	Erreurs de porte sur Heron et Nighthawk descendant jusqu'à 0,04 %	Bas de la plage de 0,01 %
Coupleurs longue portée sur puce (c-couplers)	Facteur de qualité des résonateurs supérieur à 10 millions ; trois couches de câblage au lieu de deux ; longueur de 20 mm	Selon IBM, au-delà des besoins de Starling
Code correcteur d'erreurs	Le code révisé nécessite cinq connexions par qubit au lieu de six ; IBM fait état de taux d'erreur logique 20 à 100 fois plus faibles	Simulé, pas encore exécuté sur du matériel
Fabrication	Jonctions Josephson par processeur réduites d'environ 5 000 à environ 2 000	Davantage de puces dont toutes les jonctions fonctionnent
Décodeur	Algorithme Relay-BP étendu ; puce dédiée en gravure 2 nm en développement	Selon IBM, l'algorithme répond déjà aux besoins de Starling
Liaisons entre puces (l-couplers)	Quatre liaisons entre deux puces Nighthawk ; erreur moyenne d'environ 1 % (meilleure : 0,7 %)	Plus de 100 liaisons par module à 0,1 % d'erreur
Cryogénie	Deux cryostats modulaires assemblés, refroidis sous 15 mK en moins de cinq jours	Jusqu'à 12 modules cryogéniques
Électronique de contrôle	Les puces de contrôle cryogéniques égalent ou dépassent désormais les performances de porte du contrôle à température ambiante	Voie de mise à l'échelle du câblage dans le réfrigérateur

Pourquoi moins de jonctions compte plus qu'il n'y paraît

L'un des points les moins spectaculaires est peut-être le plus concret. IBM indique que son code révisé permet à chaque processeur d'utiliser environ 2 000 jonctions Josephson au lieu d'environ 5 000. Avec un rendement de 99,95 % par jonction, IBM estime qu'un processeur sur trois sortirait entièrement fonctionnel, contre un sur douze auparavant.

Le calcul tient. Si toutes les jonctions doivent fonctionner, la probabilité d'une puce parfaite est 0,9995 élevé à la puissance du nombre de jonctions. On obtient environ 8 % pour 5 000 jonctions et environ 37 % pour 2 000, soit un gain de plus de quatre fois. Pour une machine qui exige de nombreux modules identiques, le rendement de fabrication est un enjeu de coût et de calendrier autant que de physique.

Le maillon faible, c'est littéralement la liaison

Starling est modulaire : des processeurs situés sur des puces et dans des cryostats distincts doivent échanger des états quantiques. Les résultats des l-couplers d'IBM sont la mesure la plus claire des progrès accomplis. Dans une publication technique distincte (voir notre article précédent), IBM indique avoir relié deux processeurs Nighthawk par quatre l-couplers via des câbles coaxiaux en aluminium de 80 cm. Le transfert d'états à travers les liaisons a atteint 99 % en moyenne, avec un meilleur résultat de 99,3 %. Une porte à deux qubits exécutée entre les puces a affiché une fidélité moyenne de 94,75 % sur les quatre liaisons, bien en deçà des portes sur puce.

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Une petite divergence mérite d'être signalée. Les documents écrits d'IBM donnent 99,3 % comme meilleur résultat de liaison, tandis qu'Ars Technica cite Oliver Dial, d'IBM, évoquant jusqu'à 99,4 %. Dans tous les cas, l'objectif d'IBM pour Starling est une erreur de liaison de 0,1 %, environ dix fois mieux que la moyenne actuelle. Starling a aussi besoin de plus de 100 liaisons de ce type par module, contre quatre dans cette démonstration.

Le déploiement des puces reliées a également ralenti. La feuille de route d'IBM de mars 2026 prévoyait jusqu'à trois modules Nighthawk reliés de 120 qubits (360 qubits) en 2026. Ars Technica rapporte que le plan est passé de neuf puces reliées à deux, et que le premier système à deux puces, construit à partir de processeurs Nighthawk r3 de 520 qubits, est désormais prévu pour 2027.

Décodage : une affirmation à lire avec prudence

La correction d'erreurs ne fonctionne que si un décodeur classique parvient à déterminer, en temps réel, quelles erreurs se sont produites à partir du flux de mesures. Le décodeur Relay-BP d'IBM, décrit dans une prépublication de 2025, est une méthode légère de passage de messages conçue pour fonctionner sur des FPGA ou des puces dédiées. En simulation, il a surpassé un décodeur standard (BP+OSD) sur les codes bicyclettes bivariés. La prépublication estime un budget d'environ 600 itérations pour décoder un circuit de 12 cycles à une microseconde par cycle.

IBM affirme désormais que Relay-BP répond déjà aux exigences de Starling et qu'elle conçoit une puce de décodage dédiée en gravure 2 nm. C'est une affirmation forte au sujet d'un algorithme, mais elle repose sur des simulations. Un décodeur qui suit le rythme d'une mémoire logique en fonctionnement sur du matériel réel constitue une étape distincte. La feuille de route de mars d'IBM promettait un prototype de décodeur en 2026, et les documents de novembre décrivent la puce comme toujours en développement.

Un autre pari sur la montée en échelle

Toutes les entreprises de qubits supraconducteurs ne suivent pas la même voie. Le 10 novembre, Rigetti Computing a annoncé une fidélité médiane de porte à deux qubits de 99,5 % sur son système Cepheus de 108 qubits, composé de douze chiplets de neuf qubits. Rigetti dit vouloir monter en échelle en concentrant davantage de qubits dans un seul réfrigérateur à dilution plutôt qu'en reliant des réfrigérateurs en réseau. IBM mise sur des cryostats reliés. Les deux stratégies reposent sur des données des entreprises elles-mêmes, et aucune n'a encore démontré un calcul corrigé d'erreurs à grande échelle.

Effet d'annonce ou substance

• Substance : IBM publie des chiffres par composant avec des objectifs explicites, ce qui rend les progrès mesurables. Les facteurs de qualité des c-couplers, le calcul du rendement des jonctions et l'intégration des cryostats sont des étapes d'ingénierie concrètes.
• Pas encore démontré : les documents de novembre que nous avons examinés ne font pas état d'une mémoire logique qLDPC fonctionnant sur du matériel de classe Loon avec décodage en temps réel. La feuille de route d'IBM indique qu'un processeur appelé Kookaburra démontrera un module de Starling (une unité de traitement logique plus une mémoire) ; cette démonstration n'a pas été annoncée comme achevée.
• Les écarts sont importants : l'erreur de porte médiane de Loon (environ 0,3 %) représente plus de dix fois l'objectif de Starling, et l'erreur de liaison est environ dix fois trop élevée, avec 25 fois moins de liaisons qu'un module n'en exige.
• Des économies issues de modèles : l'affirmation selon laquelle Starling nécessite environ dix fois moins de qubits physiques que d'autres architectures tolérantes aux pannes dépend de modèles de bruit, comme le taux d'erreur physique de 0,1 % utilisé dans l'article de 2024.
• Données de l'entreprise : la plupart de ces chiffres proviennent de billets de blog et de documents de presse d'IBM, et non d'articles évalués par des pairs. Il faut les considérer comme la version de l'entreprise jusqu'à la parution de résultats indépendants.

Ce qu'il faut surveiller

Quatre signaux montreront si l'échéance de 2029 tient : une démonstration matérielle d'une mémoire logique à code bicyclette bivarié avec décodage en temps réel ; une erreur des l-couplers qui descend vers 0,1 % à mesure que le nombre de liaisons augmente ; la livraison du système Nighthawk r3 à deux puces en 2027 ; et l'objectif de la Genesis Mission du département de l'Énergie des États-Unis, cité par IBM, de 100 qubits logiques exécutant 100 000 opérations difficiles d'ici fin 2028. Pour savoir comment évaluer ce type d'annonces, consultez notre guide pour lire une annonce en informatique quantique.