IBM の Starling への道のり：2026 年 11 月の誤り訂正の成果が示すこと、示さないこと

IBM は 11 月 11 日の発表で、2029 年に予定する誤り耐性マシン Starling の主要な構成要素すべてで進展があったと報告しました。より高密度なチップ上カプラー、より単純な誤り訂正符号、リアルタイム復号器、チップ間リンクです。数値は本物ですが、大半は部品レベルのものです。最も難しい段階、つまり Starling に必要な誤り率で、連結したモジュールをまたいで誤り訂正済みの論理量子ビットを動かすことは、まだ実証されていません。

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目標：200 論理量子ビットと 1 億回の演算

IBM によると、2029 年に予定する IBM Quantum の Starling システムは、200 個の論理量子ビット上で 1 億回の量子演算からなる回路を実行します。論理量子ビットとは、多数の物理量子ビットに分散させた保護された量子情報の単位で、誤りが蓄積するより速く検出・訂正できるようにしたものです。基礎は当サイトの量子誤り訂正の解説で紹介しています。

Starling の設計は、IBM の研究者が 2024 年に Nature で発表した、二変数バイシクル符号と呼ばれる量子低密度パリティ検査（qLDPC）符号の一群に基づいています。代表例の [[144,12,12]]「gross」符号は、288 個の物理量子ビットに 12 個の論理量子ビットを格納します。論文は、物理誤り率 0.1% を仮定すると、広く使われる表面符号では同等の保護に 3,000 個近い物理量子ビットが必要になると見積もっています。2025 年に IBM は、こうした符号から完全なコンピューターを組み立てる方法、いわゆる「バイシクル・アーキテクチャ」を示しました。論理処理ユニットを備えた符号モジュールをアダプターでつなぎ、マジック状態工場から供給する構成です。

課題は配線です。当初の方式では各量子ビットが他の 6 個と相互作用する必要があり、その相手の一部はチップ上で遠く離れています。だからこそ 2026 年 11 月の成果は、量子ビット数ではなく、カプラー、リンク、製造に焦点を当てています。

IBM が 11 月 11 日に報告した内容

IBM はこの更新を Quantum Developer Conference に合わせて公表しました。別記事で取り上げた Nighthawk r3 のロードマップと同じ日です。以下の表は、報告された各成果を IBM が Starling に設定した目標と比較したものです。数値はすべて IBM 自身によるものです。

構成要素	2026 年 11 月の報告	Starling の要件または状況
物理量子ビット（Loon チップ）	コヒーレンス時間（T1）約 200 マイクロ秒、ゲート誤り率の中央値 0.3% 前後	T1 はミリ秒台、ゲート誤り率は 0.01% 台の低い側
現行チップの最良ゲート	Heron と Nighthawk のゲート誤り率は最低 0.04%	0.01% 台の低い側
チップ上の長距離カプラー（c-couplers）	共振器の Q 値が 1,000 万超、配線層を 2 層から 3 層に、長さ 20 ミリメートル	IBM によれば Starling の必要水準を上回る
誤り訂正符号	改良版の符号は量子ビットあたりの接続が 6 本ではなく 5 本で済み、IBM は論理誤り率が 20〜100 分の 1 になると報告	シミュレーションのみで、ハードウェアでは未実行
製造	プロセッサーあたりのジョセフソン接合を約 5,000 個から約 2,000 個に削減	すべての接合が機能するチップを増やす
復号器	Relay-BP アルゴリズムを拡張、2 ナノメートルプロセスの専用チップを開発中	IBM によればアルゴリズムはすでに Starling の要件を満たす
チップ間リンク（l-couplers）	2 枚の Nighthawk チップ間に 4 本のリンク、平均誤り約 1%（最良 0.7%）	モジュールあたり 100 本超、誤り 0.1%
極低温技術	モジュール型クライオスタット 2 台を連結し、5 日未満で 15 ミリケルビン未満まで冷却	最大 12 個の極低温モジュール
制御エレクトロニクス	極低温制御チップのゲート性能が室温制御と同等以上に	冷凍機内の配線を拡張するための道筋

接合の数が減ることの意味は見た目以上に大きい

最も地味な項目が、最も実用的かもしれません。IBM によると、改良版の符号により各プロセッサーのジョセフソン接合は約 5,000 個ではなく約 2,000 個で済みます。接合 1 個あたりの歩留まりが 99.95% の場合、完全に動作するプロセッサーは以前の 12 個に 1 個から 3 個に 1 個になると IBM は見積もっています。

この計算は合っています。すべての接合が動作しなければならないなら、完全なチップが得られる確率は 0.9995 の接合数乗です。5,000 個なら約 8%、2,000 個なら約 37% となり、4 倍を超える改善です。同一のモジュールを多数必要とするマシンにとって、歩留まりは物理学の問題であると同時に、コストとスケジュールの問題でもあります。

最も弱い環は、文字どおりリンクそのもの

Starling はモジュール型で、別々のチップや別々のクライオスタットにあるプロセッサー同士が量子状態をやり取りしなければなりません。IBM の l-couplers の成果は、その進み具合を最もはっきり示す指標です。別の技術記事で（当サイトの以前の記事を参照）、IBM は 2 台の Nighthawk プロセッサーを長さ 80 センチメートルのアルミニウム製同軸ケーブルを介した 4 本の l-couplers で接続したと報告しています。リンクを介した状態転送は平均 99%、最良で 99.3% でした。チップ間で実行した 2 量子ビットゲートの忠実度は 4 本のリンク平均で 94.75% で、チップ上のゲートを大きく下回りました。

小さな食い違いも指摘しておきます。IBM の文書では最良のリンク結果を 99.3% としていますが、Ars Technica は IBM の Oliver Dial 氏の発言として最大 99.4% と伝えています。いずれにせよ、IBM 自身が Starling に設定した目標はリンク誤り 0.1% で、現在の平均より約 10 倍優れた水準です。さらに Starling にはモジュールあたり 100 本を超えるリンクが必要ですが、今回の実証は 4 本でした。

連結チップの展開も遅れています。IBM の 2026 年 3 月のロードマップは、2026 年に 120 量子ビットの Nighthawk モジュールを最大 3 台連結（360 量子ビット）すると見込んでいました。Ars Technica によると、計画は連結チップ 9 枚から 2 枚に縮小され、520 量子ビットの Nighthawk r3 プロセッサーで構成する最初の 2 チップシステムは現在 2027 年の予定です。

復号：注意深く読むべき主張

誤り訂正が機能するのは、古典的な復号器が測定結果の流れからどの誤りが起きたかをリアルタイムで割り出せる場合に限られます。2025 年のプレプリントで説明された IBM の Relay-BP 復号器は、FPGA や専用チップで動かすことを想定した軽量なメッセージパッシング手法です。シミュレーションでは、二変数バイシクル符号において標準的な復号器（BP+OSD）を上回りました。プレプリントは、1 サイクル 1 マイクロ秒で 12 サイクルの回路を復号するための予算をおよそ 600 回の反復と見積もっています。

IBM は現在、Relay-BP がすでに Starling の要件を満たしており、2 ナノメートルプロセスの専用復号チップを設計中だとしています。アルゴリズムについての強い主張ですが、根拠はシミュレーションです。実機上で動作する論理メモリーに追随できる復号器は、それとは別のマイルストーンです。IBM の 3 月のロードマップは 2026 年に復号器の試作を約束しており、11 月の資料ではそのチップはまだ開発中とされています。

異なる規模拡大の賭け

超伝導量子ビットの企業がすべて同じ道を進んでいるわけではありません。11 月 10 日、Rigetti Computing は、9 量子ビットのチップレット 12 個で構成した 108 量子ビットの Cepheus システムで、2 量子ビットゲート忠実度の中央値 99.5% を報告しました。Rigetti は、冷凍機をネットワークでつなぐのではなく、1 台の希釈冷凍機により多くの量子ビットを詰め込むことで規模を拡大する計画だとしています。IBM は連結したクライオスタットに賭けています。どちらの戦略も各社自身の報告に基づくもので、いずれも大規模な誤り訂正計算はまだ実証していません。

誇張と実質

実質：IBM は明確な目標とともに部品レベルの数値を公表しており、進捗を測定できます。c-couplers の Q 値、接合の歩留まり計算、クライオスタットの統合は具体的な工学的前進です。
未実証：当サイトが確認した 11 月の資料には、Loon クラスのハードウェア上でリアルタイム復号とともに動作する qLDPC 論理メモリーの報告はありません。IBM のロードマップによれば、Kookaburra というプロセッサーが Starling のモジュール 1 個（論理処理ユニットとメモリー）を実証する予定ですが、その実証が完了したとの報告はありません。
差は大きい：Loon のゲート誤り率の中央値（約 0.3%）は Starling の目標の 10 倍超で、リンク誤りは約 10 倍高すぎ、リンク数も 1 モジュールに必要な数の 25 分の 1 です。
モデルに基づく削減：Starling が他の誤り耐性設計より物理量子ビットを約 10 分の 1 で済ませられるという主張は、2024 年の論文で用いた物理誤り率 0.1% のようなノイズモデルに依存します。
自己申告：これらの数値の大半は査読付き論文ではなく、IBM のブログ記事や報道資料に由来します。独立した結果が出るまでは、企業側の説明として扱うべきです。

注目すべき点

2029 年という時期が守られるかどうかは、4 つのシグナルで分かります。二変数バイシクル符号による論理メモリーをリアルタイム復号とともに実機で実証すること、リンク数が増えるなかで l-couplers の誤りが 0.1% に向けて下がること、2 チップの Nighthawk r3 システムが 2027 年に提供されること、そして IBM が引用する米エネルギー省の Genesis Mission の目標である、2028 年末までに 100 個の論理量子ビットで 10 万回の難しい演算を実行することです。こうした主張の見極め方は、当サイトのガイド「量子コンピューティングの発表の読み方」をご覧ください。