深入 IBM 通往 Starling 之路：2026 年 11 月的纠错成果说明了什么，又没有说明什么

IBM 在 11 月 11 日的更新中报告，其计划于 2029 年推出的容错机器 Starling 的每个主要组成部分都取得了进展：更密集的片上耦合器、更简单的纠错码、实时解码器以及芯片间链路。这些数字是真实的，但大多停留在组件层面。最难的一步——在多个互连模块之间以 Starling 所需的错误率运行经过纠错的逻辑量子比特——尚未得到演示。

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目标：200 个逻辑量子比特和 1 亿次操作

IBM 表示，IBM Quantum 计划于 2029 年推出的 Starling 系统将在 200 个逻辑量子比特上运行包含 1 亿次量子操作的电路。逻辑量子比特是一个受保护的量子信息单元，分布在许多物理量子比特上，使错误能够在累积之前被检测和纠正。我们的量子纠错解读介绍了相关基础知识。

Starling 的设计基于一类称为双变量自行车码的量子低密度奇偶校验（qLDPC）码，IBM 研究人员于 2024 年在 Nature 上发表了这项成果。其代表性例子 [[144,12,12]]“gross”码用 288 个物理量子比特存储 12 个逻辑量子比特。论文估计，在物理错误率为 0.1% 的假设下，广泛使用的表面码需要近 3,000 个物理量子比特才能达到相当的保护水平。2025 年，IBM 阐述了如何用这类编码构建一台完整的计算机，即“自行车架构”：多个编码模块，每个模块配有一个逻辑处理单元，通过适配器相连，并由魔术态工厂供给。

难点在于布线。在最初的方案中，每个量子比特需要与另外六个量子比特相互作用，其中一些伙伴在芯片上相距很远。这就是为什么 2026 年 11 月的成果聚焦于耦合器、链路和制造，而不是量子比特数量。

IBM 在 11 月 11 日报告了什么

IBM 在其 Quantum Developer Conference 期间发布了这一更新，与我们另行报道的 Nighthawk r3 路线图同日发布。下表将每项报告成果与 IBM 为 Starling 设定的目标进行对比。所有数据均来自 IBM 本身。

组成部分	2026 年 11 月报告的成果	Starling 的要求或现状
物理量子比特（Loon 芯片）	相干时间（T1）约 200 微秒；门错误率中位数接近 0.3%	T1 达到毫秒量级；门错误率处于 0.01% 量级的低端
现有芯片上的最佳量子门	Heron 和 Nighthawk 的门错误率低至 0.04%	0.01% 量级的低端
片上长程耦合器（c-couplers）	谐振器品质因数超过 1000 万；布线层由两层增至三层；长度 20 毫米	IBM 称已超过 Starling 的需求
纠错码	改进后的编码每个量子比特只需五个连接而非六个；IBM 报告逻辑错误率降低 20 至 100 倍	为模拟结果，尚未在硬件上运行
制造	每个处理器的约瑟夫森结从约 5,000 个减至约 2,000 个	更多所有结都正常工作的芯片
解码器	Relay-BP 算法得到扩展；采用 2 纳米工艺的专用芯片正在开发中	IBM 称该算法已满足 Starling 的需求
芯片间链路（l-couplers）	两颗 Nighthawk 芯片之间的四条链路；平均错误率约 1%（最佳 0.7%）	每个模块需超过 100 条错误率为 0.1% 的链路
低温系统	两台模块化低温恒温器相连，在不到五天内冷却至 15 毫开尔文以下	最多 12 个低温模块
控制电子学	低温控制芯片的门性能现已达到或超过室温控制	为制冷机内部布线提供扩展路径

为何减少结的数量比听起来更重要

最不起眼的一项可能是最具实际意义的。IBM 表示，改进后的编码使每个处理器只需约 2,000 个约瑟夫森结，而不是约 5,000 个。按每个结 99.95% 的良率计算，IBM 估计三个处理器中就会有一个完全可用，而此前是十二个中才有一个。

这个算术是成立的。如果每个结都必须正常工作，那么得到一颗完美芯片的概率就是 0.9995 的结数次方。由此得出，5,000 个结时约为 8%，2,000 个结时约为 37%，提升超过四倍。对于需要大量相同模块的机器而言，良率既是物理问题，也同样是成本和进度问题。

最薄弱的环节恰恰就是链路本身

Starling 采用模块化设计：位于不同芯片和不同低温恒温器中的处理器必须交换量子态。IBM 的 l-couplers 成果是衡量这方面进展的最清晰指标。在另一篇技术文章中（参见我们此前的报道），IBM 报告用四条 l-couplers 通过 80 厘米长的铝制同轴电缆连接了两颗 Nighthawk 处理器。通过链路的量子态传输平均达到 99%，最佳为 99.3%。在两颗芯片之间执行的双量子比特门在四条链路上的平均保真度为 94.75%，远低于片上量子门。

有一处小差异值得指出。IBM 的书面材料给出的最佳链路结果为 99.3%，而 Ars Technica 援引 IBM 的 Oliver Dial 的说法是最高 99.4%。无论如何，IBM 自己为 Starling 设定的目标是 0.1% 的链路错误率，约比当前平均水平好十倍。Starling 还需要每个模块超过 100 条这样的链路，而本次演示只有四条。

互连芯片的推出也有所放缓。IBM 2026 年 3 月的路线图预计在 2026 年实现最多三个互连的 120 量子比特 Nighthawk 模块（360 个量子比特）。Ars Technica 报道称，该计划已从九颗互连芯片缩减为两颗，首个由 520 量子比特 Nighthawk r3 处理器构建的双芯片系统现定于 2027 年推出。

解码：需要仔细解读的说法

只有当经典解码器能够根据测量数据流实时判断发生了哪些错误时，纠错才能奏效。IBM 的 Relay-BP 解码器在 2025 年的一篇预印本中有所描述，是一种为 FPGA 或专用芯片设计的轻量级消息传递方法。在模拟中，它在双变量自行车码上的表现优于标准解码器（BP+OSD）。该预印本估计，在每个周期一微秒的条件下，解码一个 12 周期电路大约有 600 次迭代的预算。

IBM 现在表示，Relay-BP 已满足 Starling 的要求，并正在设计一款采用 2 纳米工艺的专用解码芯片。这是关于算法的有力说法，但它建立在模拟之上。能够跟上真实硬件上运行中的逻辑存储器的解码器是另一个里程碑。IBM 3 月的路线图承诺在 2026 年推出解码器原型，而 11 月的材料将该芯片描述为仍在开发中。

另一种规模化押注

并非所有超导量子比特公司都走同一条路。11 月 10 日，Rigetti Computing 报告其由十二个九量子比特小芯片构成的 108 量子比特 Cepheus 系统的双量子比特门保真度中位数达到 99.5%。Rigetti 表示，计划通过在单台稀释制冷机中放入更多量子比特来扩展规模，而不是将多台制冷机联网。IBM 则押注于互连的低温恒温器。两种策略都基于公司自身报告的数据，且都尚未展示大规模的纠错计算。

炒作与实质

实质：IBM 公布了带有明确目标的组件级数据，使进展可以衡量。c-couplers 的品质因数、结良率的计算以及低温恒温器的集成都是具体的工程步骤。
尚未展示：我们审阅的 11 月材料中并未报告在 Loon 级硬件上以实时解码运行的 qLDPC 逻辑存储器。IBM 的路线图称，一款名为 Kookaburra 的处理器将演示一个 Starling 模块（一个逻辑处理单元加存储器）；该演示尚未被报告为已完成。
差距很大：Loon 的门错误率中位数（约 0.3%）是 Starling 目标的十倍以上，链路错误率约高出十倍，而链路数量比一个模块所需的少 25 倍。
基于模型的节省：Starling 所需物理量子比特约比其他容错设计少十倍的说法，取决于噪声模型，例如 2024 年论文中采用的 0.1% 物理错误率。
公司自报：这些数字大多来自 IBM 的博客文章和新闻材料，而非经过同行评审的论文。在出现独立结果之前，应将其视为公司自己的说法。

值得关注的信号

有四个信号将表明 2029 年的时间表是否站得住：在硬件上演示采用双变量自行车码并实时解码的逻辑存储器；随着链路数量增加，l-couplers 错误率向 0.1% 下降；双芯片 Nighthawk r3 系统于 2027 年交付；以及 IBM 援引的美国能源部 Genesis Mission 目标——到 2028 年底实现 100 个逻辑量子比特运行 10 万次高难度操作。关于如何评估此类说法，请参阅我们的如何解读量子计算公告指南。