SEEQC meldet Verbesserungen bei der QEC-Dekodierung durch Chip-Vor-Dekoder und NVIDIA Ising
SEEQC erklärt, Simulationen zeigten, dass sein chipbasierter Vor-Dekoder in Verbindung mit NVIDIA Ising und NVQLink die Latenz bei der QEC-Dekodierung und die logischen Fehler um etwa 50% senke.
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SEEQC teilt mit, in Simulationen einen schnelleren Weg demonstriert zu haben, einen der zentralen Engpässe fehlertoleranter Quantencomputer zu bewältigen: die Dekodierung von Fehlerkorrekturdaten. Laut der Mitteilung des Unternehmens verringerte eine mehrstufige Architektur, die SEEQCs chipbasierten Vor-Dekoder mit den Ising-Dekodierungsmodellen von NVIDIA kombiniert, sowohl die Dekodierungslatenz als auch die Rate logischer Fehler im Vergleich zur Nutzung von NVIDIA Ising allein als Vor-Dekoder um etwa 50%.
Was angekündigt wurde
Das Ergebnis wurde am 22. Oktober in einer Unternehmensmitteilung veröffentlicht, die von The Quantum Insider verbreitet wurde. SEEQC erklärte, seinen Vor-Dekoder in einen simulierten Quantenprozessor und Architektur-Stack integriert zu haben, der auch realistische Dekoderlatenzen im großen Maßstab umfasste. In diesem Aufbau fungierte die Hardware von SEEQC als Backend für NVIDIA Ising Decoding, während SEEQC Digital Link und NVIDIA NVQLink den Kommunikationspfad mit niedriger Latenz zwischen dem Quantensystem und GPU-beschleunigtem Computing bereitstellten.
Die Vergleichsbasis war der Mitteilung zufolge NVIDIA Ising als eigenständiger Vor-Dekoder. Gegenüber dieser Referenz verbesserte der kombinierte Ansatz nach Angaben von SEEQC die beiden Kennzahlen, die das Unternehmen für die Skalierung fehlertoleranter Systeme als entscheidend hervorhob: Dekodierzeit und Leistung bei logischen Fehlern.
John Levy, CEO von SEEQC, sagte, die Arbeit deute auf eine engere Kopplung zwischen Quantenprozessoren und Hochleistungsrecheninfrastruktur hin.
Die technischen Details
Die Quantenfehlerkorrektur erzeugt große Mengen an Syndromdaten, die schnell genug verarbeitet werden müssen, um mit den Quantenoperationen Schritt zu halten. SEEQC argumentiert, dass ein Teil dieser Verarbeitung deutlich näher am Quantenprozessor stattfinden sollte, anstatt alle Daten an übergeordnete klassische Ressourcen weiterzureichen.
In der beschriebenen Architektur übernimmt SEEQCs Chip-Vor-Dekoder spezialisierte Verarbeitung in der Nähe der QPU und reduziert so die Datenbewegung, bevor die Informationen an GPU-basierte Systeme übergeben werden, auf denen NVIDIA Ising läuft. Das Unternehmen erklärt, dass diese Anordnung den Kommunikations-Overhead senkt und kritische Dekodierungsschritte beschleunigt.
Auch die Rolle der Interconnects ist zentral für diese Aussage. SEEQC verwies auf seinen Digital Link zusammen mit NVIDIA NVQLink als das Framework, das den Austausch mit niedriger Latenz zwischen der Quantenseite und der beschleunigten Rechenumgebung ermöglicht. NVIDIA beschreibt NVQLink als eine offene QPU-GPU-Interconnect-Architektur für Echtzeitaufgaben wie Kalibrierung und Quantenfehlerkorrektur.
Das angekündigte Ergebnis stammt aus einer Simulation und nicht aus einer Live-Hardware-Demonstration des vollständigen Stacks.
Warum das wichtig ist
Für Entwickler von Quantenhardware geht es bei der Fehlerkorrektur nicht nur um die Leistungsfähigkeit des Codes, sondern um die gesamte Systemarchitektur. Latenz, Datenübertragung und klassischer Rechen-Overhead können die Skalierbarkeit allesamt begrenzen, selbst wenn sich die Qubit-Hardware verbessert.
Das von SEEQC gemeldete Ergebnis ist bemerkenswert, weil es die Dekodierung als Problem verteilter Systeme darstellt: Einige Funktionen werden auf Chip-Ebene ausgeführt, andere auf GPU-Infrastruktur. Wenn sich diese Arbeitsteilung in integrierter Hardware bestätigt, könnte sie sowohl den klassischen Steuerungs-Stack als auch den zugrunde liegenden Quantenprozessor entlasten.
Die Ankündigung passt zudem zu einer breiteren Entwicklung in der Branche hin zu hybriden Quanten-Klassik-Systemen, in denen spezialisierte Quantenhardware eng mit konventionellem Hochleistungsrechnen verbunden ist.
Worauf zu achten ist
SEEQC erklärte, der nächste Schritt bestehe darin, die demonstrierten Systemkomponenten in einen Quantenprozessor mit Chip-zu-Chip-Integration innerhalb fortschrittlicher HPC-Infrastruktur zu integrieren. Nach Angaben des Unternehmens zielt diese Arbeit darauf ab, weitere Verbesserungen bei der Leistung und Skalierbarkeit der Quantenfehlerkorrektur sowie bei anderen hybriden Quanten-Klassik-Workloads zu bewerten.
Die zentrale Frage ist nun, ob sich der simulierte Vorteil auch in eingesetzter Hardware reproduzieren lässt, wo Schnittstellenkomplexität, Timing und Systemrauschen vielversprechende Architekturideen oft erschweren. Für Investoren ebenso wie für technische Teams wird der nächste wirklich aussagekräftige Meilenstein ein Nachweis aus einem integrierten Quantenprozessor sein und nicht allein aus einer Simulation.
Quellen
Die Informationen auf dieser Seite stammen aus den unten aufgeführten Quellen und wurden von DesignQuantum abgerufen.
- SEEQC Combines Chip-Based Processing With NVIDIA AI to Improve Quantum Error Correction thequantuminsider.com
- NVIDIA NVQLink for Quantum Computing nvidia.com