SEEQC、チップ前処理デコーダーとNVIDIA IsingによるQECデコード性能向上を報告

SEEQCは、フォールトトレラント量子コンピューティングにおける主要なボトルネックの1つである誤り訂正データのデコードについて、より高速に処理する方法をシミュレーションで実証したと発表した。会社発表によると、SEEQCのチップベース前処理デコーダーとNVIDIAのIsingデコードモデルを組み合わせた多段アーキテクチャは、前処理デコーダーとしてNVIDIA Ising単独を用いる場合と比べて、デコードレイテンシーと論理エラー率の両方を約50%低減したという。

発表内容

この結果は、10月22日に The Quantum Insider が掲載した会社発表で明らかにされた。SEEQCによると、同社は前処理デコーダーを、スケール時の現実的なデコーダーレイテンシーを含む量子プロセッサおよびアーキテクチャスタックのシミュレーションに統合した。その構成では、SEEQCのハードウェアがNVIDIA Ising Decodingのバックエンドとして機能し、SEEQC Digital Link と NVIDIA NVQLink が量子システムとGPUで高速化された計算環境の間に低レイテンシーの通信経路を提供した。

発表によれば、比較対象のベースラインは、スタンドアロンの前処理デコーダーとして動作するNVIDIA Isingだった。この基準に対して、SEEQCは、フォールトトレラントシステムのスケーリングに重要だと同社が位置づける2つの指標、すなわちデコード時間と論理エラー性能の両方で、組み合わせたアプローチが改善を示したと述べている。

DesignQuantum ニュースレターを購読

量子コンピューティングのニュースと解説を無料でお届けします。すべての記述に出典リンク付き。毎日・毎週・毎月から選べます。

Website

メールアドレス 配信頻度毎日毎週毎月 言語EnglishEspañol简体中文हिन्दीالعربيةPortuguês (Brasil)FrançaisDeutsch日本語Русский한국어Bahasa IndonesiaTürkçeItalianoTiếng ViệtPolskiNederlandsไทยفارسیУкраїнськаবাংলাاردوKiswahiliBahasa Melayuעברית 無料で購読する

無料。いつでもワンクリックで配信停止できます。 プライバシーポリシー

SEEQCのchief executiveであるJohn Levyは、この研究が量子プロセッサと高性能計算インフラのより緊密な結合を示唆するものだと述べた。

技術的な詳細

量子誤り訂正では大量のシンドロームデータが生成され、それを量子操作の進行に追随できる速さで処理しなければならない。SEEQCは、その処理の一部は、すべてのデータを上位の古典計算リソースへ送るのではなく、量子プロセッサのより近くで実行すべきだと主張している。

今回報告されたアーキテクチャでは、SEEQCのチップスケール前処理デコーダーがQPU近傍で特化した処理を実行し、その後にNVIDIA Isingを動作させるGPUベースのシステムへ情報を渡す前に、データ移動を削減する。同社によれば、この構成により通信オーバーヘッドが低減され、重要なデコード処理が高速化されるという。

相互接続の役割も、この主張の中核を成している。SEEQCは、量子側と高速化計算環境の間で低レイテンシーのデータ交換を可能にする枠組みとして、自社のDigital LinkとNVIDIA NVQLinkを挙げた。NVIDIAはNVQLinkを、較正や量子誤り訂正といったリアルタイムタスクを対象とするオープンなQPU-GPU相互接続アーキテクチャだと説明している。

今回発表された結果は、フルスタックを実機ハードウェアで実証したものではなく、シミュレーションによるものだ。

重要性

量子ハードウェア開発者にとって、誤り訂正は単に符号の性能だけの問題ではなく、システム全体のアーキテクチャの問題でもある。たとえ量子ビットハードウェアが改善しても、レイテンシー、データ転送、古典計算のオーバーヘッドはいずれもスケーラビリティの制約になり得る。

SEEQCの今回の結果が注目されるのは、デコードを分散システムの問題として捉えている点にある。すなわち、一部の機能はチップスケールで実行し、別の機能はGPUインフラ上で担うという考え方だ。この役割分担が統合ハードウェアでも有効であれば、古典制御スタックと基盤となる量子プロセッサの双方の負担を軽減できる可能性がある。

この発表はまた、専用の量子ハードウェアを従来型の高性能計算と緊密に接続するハイブリッド量子・古典システムへ向かう、業界全体の大きな流れにも合致している。

注目点

SEEQCによると、次のステップは、実証したシステムレベルの構成要素を、高度なHPCインフラ内でチップ間統合された量子プロセッサに組み込むことだという。同社は、この取り組みが、量子誤り訂正の性能とスケーラビリティのさらなる向上に加え、他のハイブリッド量子・古典ワークロードにおける効果の評価を目的としていると述べている。

今後の重要な問いは、このシミュレーション上の利点が実運用ハードウェアでも再現できるかどうかだ。実機では、インターフェースの複雑さ、タイミング、システムノイズが、有望なアーキテクチャのアイデアをしばしば難しくする。投資家にとっても技術チームにとっても、次に意味のあるマイルストーンは、シミュレーションだけではなく、統合された量子プロセッサから得られる実証データになるだろう。