SEEQC annonce des gains en décodage QEC grâce à un pré-décodeur sur puce et à NVIDIA Ising

SEEQC affirme avoir démontré, par simulation, une méthode plus rapide pour traiter l’un des principaux goulets d’étranglement de l’informatique quantique tolérante aux fautes : le décodage des données de correction d’erreurs. Selon l’annonce de l’entreprise, une architecture à plusieurs niveaux combinant le pré-décodeur sur puce de SEEQC avec les modèles de décodage Ising de NVIDIA a réduit à la fois la latence de décodage et le taux d’erreurs logiques d’environ 50 % par rapport à l’utilisation de NVIDIA Ising seul comme pré-décodeur.

Ce qui a été annoncé

Le résultat a été communiqué le 22 octobre dans une annonce de l’entreprise relayée par The Quantum Insider. SEEQC a indiqué avoir intégré son pré-décodeur dans un processeur quantique simulé et une pile d’architecture incluant une latence réaliste du décodeur à grande échelle. Dans cette configuration, le matériel de SEEQC servait de couche backend à NVIDIA Ising Decoding, tandis que SEEQC Digital Link et NVIDIA NVQLink assuraient une liaison de communication à faible latence entre le système quantique et les ressources de calcul accélérées par GPU.

Selon l’annonce, la référence de comparaison était NVIDIA Ising fonctionnant comme pré-décodeur autonome. Par rapport à cette référence, SEEQC a déclaré que l’approche combinée améliorait les deux métriques qu’elle considère comme critiques pour le passage à l’échelle des systèmes tolérants aux fautes : le temps de décodage et les performances en matière d’erreurs logiques.

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John Levy, CEO de SEEQC, a déclaré que ces travaux pointent vers un couplage plus étroit entre les processeurs quantiques et les infrastructures de calcul haute performance.

Les détails techniques

La correction d’erreurs quantiques produit de grands volumes de données de syndrome qui doivent être traités suffisamment vite pour suivre le rythme des opérations quantiques. SEEQC estime qu’une partie de ce traitement devrait être réalisée beaucoup plus près du processeur quantique, plutôt que d’envoyer toutes les données vers des ressources classiques de plus haut niveau.

Dans l’architecture décrite, le pré-décodeur à l’échelle de la puce de SEEQC effectue un traitement spécialisé à proximité du QPU, réduisant les mouvements de données avant de transmettre les informations à des systèmes à base de GPU exécutant NVIDIA Ising. L’entreprise affirme que cette organisation réduit la surcharge de communication et accélère les étapes critiques du décodage.

Le rôle de l’interconnexion est également central dans cette affirmation. SEEQC a cité son Digital Link aux côtés de NVIDIA NVQLink comme cadre permettant des échanges à faible latence entre la partie quantique et l’environnement de calcul accéléré. NVIDIA présente NVQLink comme une architecture d’interconnexion QPU-GPU ouverte destinée à des tâches en temps réel telles que l’étalonnage et la correction d’erreurs quantiques.

Le résultat annoncé provient d’une simulation plutôt que d’une démonstration sur matériel en conditions réelles de l’ensemble de la pile.

Pourquoi c’est important

Pour les développeurs de matériel quantique, la correction d’erreurs ne concerne pas seulement les performances des codes, mais aussi l’architecture globale du système. La latence, les transferts de données et la surcharge du calcul classique peuvent tous limiter la montée en charge, même si le matériel à qubits s’améliore.

Le résultat rapporté par SEEQC est notable car il présente le décodage comme un problème de systèmes distribués : certaines fonctions sont exécutées à l’échelle de la puce, d’autres sur une infrastructure GPU. Si cette répartition des tâches se confirme sur du matériel intégré, elle pourrait alléger la charge à la fois sur la pile de contrôle classique et sur le processeur quantique sous-jacent.

Cette annonce s’inscrit également dans une orientation plus large de l’industrie vers des systèmes hybrides quantique-classique, dans lesquels un matériel quantique spécialisé est étroitement relié à des infrastructures conventionnelles de calcul haute performance.

Ce qu’il faut surveiller

SEEQC a indiqué que la prochaine étape consiste à intégrer les composants système démontrés dans un processeur quantique avec une intégration puce à puce au sein d’une infrastructure HPC avancée. L’entreprise affirme que ces travaux visent à évaluer de nouveaux gains en performances et en passage à l’échelle de la correction d’erreurs quantiques, ainsi que d’autres charges de travail hybrides quantique-classique.

La question clé est désormais de savoir si l’avantage observé en simulation peut être reproduit sur du matériel déployé, où la complexité des interfaces, les contraintes de synchronisation et le bruit du système compliquent souvent des idées d’architecture prometteuses. Pour les investisseurs comme pour les équipes techniques, le prochain jalon réellement significatif sera une preuve issue d’un processeur quantique intégré, et non d’une simulation seule.