SEEQC informa de mejoras en la decodificación de QEC gracias a un predecodificador en chip y NVIDIA Ising
SEEQC afirma que las simulaciones muestran que su predecodificador basado en chip, combinado con NVIDIA Ising y NVQLink, recortó la latencia de decodificación de QEC y los errores lógicos en alrededor de un 50%.
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SEEQC afirma que ha demostrado, en simulación, una forma más rápida de abordar uno de los cuellos de botella centrales de la computación cuántica tolerante a fallos: la decodificación de los datos de corrección de errores. Según el anuncio de la empresa, una arquitectura multietapa que combina el predecodificador basado en chip de SEEQC con los modelos de decodificación Ising de NVIDIA redujo tanto la latencia de decodificación como la tasa de error lógico en alrededor de un 50% en comparación con el uso de NVIDIA Ising por sí solo como predecodificador.
Lo anunciado
El resultado se dio a conocer el 22 de octubre en un anuncio de la empresa publicado por The Quantum Insider. SEEQC indicó que integró su predecodificador en un procesador cuántico simulado y en una pila de arquitectura que incluía una latencia realista del decodificador a escala. En esa configuración, el hardware de SEEQC actuó como backend de NVIDIA Ising Decoding, mientras que SEEQC Digital Link y NVIDIA NVQLink proporcionaban la vía de comunicación de baja latencia entre el sistema cuántico y la computación acelerada por GPU.
La línea de base para la comparación, según el anuncio, fue NVIDIA Ising operando como predecodificador independiente. Frente a esa referencia, SEEQC afirmó que el enfoque combinado mejoró las dos métricas que destacó como críticas para escalar sistemas tolerantes a fallos: el tiempo de decodificación y el rendimiento en errores lógicos.
John Levy, consejero delegado de SEEQC, afirmó que este trabajo apunta a un acoplamiento más estrecho entre los procesadores cuánticos y la infraestructura de computación de alto rendimiento.
Los detalles técnicos
La corrección cuántica de errores genera grandes volúmenes de datos de síndrome que deben procesarse con la suficiente rapidez como para seguir el ritmo de las operaciones cuánticas. SEEQC sostiene que parte de ese procesamiento debería realizarse mucho más cerca del procesador cuántico, en lugar de enviar todos los datos a recursos clásicos de nivel superior.
En la arquitectura descrita, el predecodificador a escala de chip de SEEQC realiza procesamiento especializado cerca de la QPU, reduciendo el movimiento de datos antes de transferir la información a sistemas basados en GPU que ejecutan NVIDIA Ising. La empresa afirma que esa disposición reduce la sobrecarga de comunicación y acelera pasos críticos de la decodificación.
El papel de la interconexión también es central en esta afirmación. SEEQC citó su Digital Link junto con NVIDIA NVQLink como el marco que permite el intercambio de baja latencia entre el lado cuántico y el entorno de computación acelerada. NVIDIA describe NVQLink como una arquitectura abierta de interconexión QPU-GPU destinada a tareas en tiempo real como la calibración y la corrección cuántica de errores.
El resultado anunciado procede de una simulación, y no de una demostración en hardware real de toda la pila.
Por qué importa
Para los desarrolladores de hardware cuántico, la corrección de errores no se limita al rendimiento del código, sino que también afecta a la arquitectura total del sistema. La latencia, la transferencia de datos y la sobrecarga de computación clásica pueden limitar la escalabilidad, incluso si mejora el hardware de qubits.
El resultado comunicado por SEEQC es relevante porque plantea la decodificación como un problema de sistemas distribuidos: algunas funciones se realizan a escala de chip y otras en infraestructura de GPU. Si esa división del trabajo se mantiene en hardware integrado, podría reducir la carga tanto sobre la pila de control clásico como sobre el procesador cuántico subyacente.
El anuncio también encaja en una dirección más amplia del sector hacia sistemas híbridos cuántico-clásicos en los que hardware cuántico especializado se conecta estrechamente con la computación de alto rendimiento convencional.
Qué observar
SEEQC afirmó que el siguiente paso es integrar los componentes del sistema demostrados en un procesador cuántico con integración chip a chip dentro de infraestructura avanzada de HPC. La empresa afirma que ese trabajo está orientado a evaluar mejoras adicionales en el rendimiento y la escalabilidad de la corrección cuántica de errores, así como en otras cargas de trabajo híbridas cuántico-clásicas.
La cuestión clave ahora es si el beneficio observado en simulación puede reproducirse en hardware desplegado, donde la complejidad de las interfaces, la temporización y el ruido del sistema suelen complicar ideas de arquitectura prometedoras. Para inversores y equipos técnicos por igual, el próximo hito realmente significativo será contar con evidencia procedente de un procesador cuántico integrado, en lugar de basarse únicamente en simulación.
Fuentes
Los datos de esta página proceden de las fuentes indicadas abajo, recopiladas por DesignQuantum.
- SEEQC Combines Chip-Based Processing With NVIDIA AI to Improve Quantum Error Correction thequantuminsider.com
- NVIDIA NVQLink for Quantum Computing nvidia.com