SEEQC riporta progressi nella decodifica QEC grazie a un pre-decoder su chip e a NVIDIA Ising
SEEQC afferma che le simulazioni mostrano che il suo pre-decoder basato su chip, abbinato a NVIDIA Ising e NVQLink, ha ridotto la latenza di decodifica QEC e gli errori logici di circa il 50%.
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SEEQC afferma di aver dimostrato, in simulazione, un modo più rapido per affrontare uno dei principali colli di bottiglia del calcolo quantistico fault-tolerant: la decodifica dei dati di correzione degli errori. Secondo l’annuncio dell’azienda, un’architettura multi-stadio che combina il pre-decoder su chip di SEEQC con i modelli di decodifica Ising di NVIDIA ha ridotto sia la latenza di decodifica sia il tasso di errore logico di circa il 50% rispetto all’uso del solo NVIDIA Ising come pre-decoder.
Che cosa è stato annunciato
Il risultato è stato reso noto il 22 ottobre in un annuncio dell’azienda ripreso da The Quantum Insider. SEEQC ha dichiarato di aver integrato il proprio pre-decoder in un processore quantistico simulato e in uno stack architetturale che includeva una latenza di decodifica realistica su larga scala. In questa configurazione, l’hardware di SEEQC fungeva da backend per NVIDIA Ising Decoding, mentre SEEQC Digital Link e NVIDIA NVQLink fornivano il canale di comunicazione a bassa latenza tra il sistema quantistico e il calcolo accelerato da GPU.
Secondo l’annuncio, il termine di paragone era NVIDIA Ising operante come pre-decoder standalone. Rispetto a questo riferimento, SEEQC ha affermato che l’approccio combinato ha migliorato i due parametri che ha indicato come critici per la scalabilità dei sistemi fault-tolerant: il tempo di decodifica e le prestazioni in termini di errore logico.
John Levy, amministratore delegato di SEEQC, ha affermato che il lavoro indica un accoppiamento più stretto tra processori quantistici e infrastrutture di calcolo ad alte prestazioni.
I dettagli tecnici
La correzione quantistica degli errori produce grandi volumi di dati di sindrome che devono essere elaborati abbastanza rapidamente da tenere il passo con le operazioni quantistiche. SEEQC sostiene che parte di questa elaborazione dovrebbe avvenire molto più vicino al processore quantistico, invece di inviare tutti i dati verso risorse classiche di livello superiore.
Nell’architettura descritta, il pre-decoder su chip di SEEQC esegue un’elaborazione specializzata in prossimità della QPU, riducendo il movimento dei dati prima di trasferire le informazioni ai sistemi basati su GPU che eseguono NVIDIA Ising. L’azienda afferma che questa configurazione riduce l’overhead di comunicazione e accelera le fasi critiche della decodifica.
Anche il ruolo dell’interconnessione è centrale nella tesi avanzata. SEEQC ha citato il proprio Digital Link insieme a NVIDIA NVQLink come il framework che consente uno scambio a bassa latenza tra il lato quantistico e l’ambiente di calcolo accelerato. NVIDIA descrive NVQLink come un’architettura di interconnessione aperta QPU-GPU pensata per attività in tempo reale come la calibrazione e la correzione quantistica degli errori.
Il risultato annunciato deriva da una simulazione piuttosto che da una dimostrazione hardware dal vivo dell’intero stack.
Perché è importante
Per gli sviluppatori di hardware quantistico, la correzione degli errori non riguarda solo le prestazioni del codice, ma l’architettura complessiva del sistema. Latenza, trasferimento dei dati e overhead del calcolo classico possono tutti limitare la scalabilità, anche se l’hardware dei qubit migliora.
Il risultato riportato da SEEQC è degno di nota perché inquadra la decodifica come un problema di sistemi distribuiti: alcune funzioni vengono eseguite a livello di chip, altre su infrastrutture GPU. Se questa divisione del lavoro reggerà nell’hardware integrato, potrebbe ridurre il carico sia sullo stack di controllo classico sia sul processore quantistico sottostante.
L’annuncio si inserisce anche in una più ampia direzione dell’industria verso sistemi ibridi quantistico-classici, in cui hardware quantistico specializzato è strettamente collegato al calcolo convenzionale ad alte prestazioni.
Che cosa osservare
SEEQC ha dichiarato che il passo successivo consiste nell’integrare i componenti di sistema dimostrati in un processore quantistico con integrazione chip-to-chip all’interno di infrastrutture HPC avanzate. L’azienda afferma che questo lavoro è finalizzato a valutare ulteriori miglioramenti nelle prestazioni e nella scalabilità della correzione quantistica degli errori, oltre che in altri carichi di lavoro ibridi quantistico-classici.
La domanda chiave ora è se il beneficio osservato in simulazione possa essere riprodotto in hardware installato, dove la complessità delle interfacce, il timing e il rumore di sistema spesso complicano idee architetturali promettenti. Per investitori e team tecnici, la prossima tappa davvero significativa sarà una prova ottenuta da un processore quantistico integrato piuttosto che dalla sola simulazione.
Fonti
I fatti riportati in questa pagina provengono dalle fonti sotto indicate, raccolte da DesignQuantum.
- SEEQC Combines Chip-Based Processing With NVIDIA AI to Improve Quantum Error Correction thequantuminsider.com
- NVIDIA NVQLink for Quantum Computing nvidia.com